大多数前沿处理器和ASIC的设计都依赖于优化步骤,其中三个关键的优化点是性能(performance)、功率(power)和面积(Area)…
点击蓝字 关注我们 大多数前沿处理器和ASIC的设计都依赖于优化步骤，其中三个关键的优化点是性能（performance）、功率（power）和面积（Area），简称PPA。一旦芯片的架构规划完成，它归结为在某一节点技术下设计该芯片的硅片，这里会有许多不同的布局布线策略。通常情况下，即使使用算法工具和模拟，这一过程也可能需要一个工程师团队花费几个月的时间。但如今这一角色正逐渐被机器学习方法取代；Cadence近期宣布最新Cerebrus集成ML设计工具，以协助PPA优化——由于该工具直接集成到Cadence的workflow，产品级芯片已经与关键合作伙伴合作投入生产。 布局布线：自动化的下一个目标 为了找到最合理的芯片布局，工具已经做过很多优化——工程师需要输入各种参数代表设计细节，然后运行十几个小时甚至几十个小时的模拟来找到最好的布局方案。随着时间的推移，这些“布局布线”的算法实现已经变得非常复杂，但还是依赖于方程和if/then语句来尝试和预测最佳设计方案。通常情况下，这是一个缓慢的过程，工程团队有时必须重新返回起点，调整设计并再次尝试。这种软件没有“学习”能力，因为算法是由硬性和快速的规则定义的。 近十年来，机器学习的进步给传统的布局布线算法带来了新的变化。设计芯片的EDA工具开始研究机器学习融入EDA算法的最佳方式，希望软件能理解它在做什么，在此基础上迭代改进；基本上是不加人为干预，任工具自己得到最好的结果。除此之外，它允许跨系统的并行分析——传统EDA测试和模拟的主要限制之一是有单线程限制，不能扩展，而ML则允许更多的并行测试和模拟。 在与正在尝试ML工具的EDA公司交谈时，该技术的主要好处是它创建了一个更简单的workflow，但同时也产生了更好的性能（几乎相当于整个流程节点的好处）。原先需要一个由十几名工程师组成的团队半年时间才能实现的设计，现在一两个工程师在几周内就可以取代它，并得到更好的PPA。 如何在EDA上启用ML 顶级EDA工具供应商之一Cadence，近期发布了Cerebrus技术。Cerebrus直接集成到Cadence工具链，可以工作在芯片设计的任何阶段，从System C定义到标准库单元、宏、RTL以及signOff，它允许一个工程师给它以任何级别上定义的规范和优化对象。自动化floorplan允许工程师指定常规PPA之外的优化点，如线长、线延迟、电网分布、IR drop、IO相对于物理芯片边界的位置等。 Cadence的Cerebrus工具使用强化机器学习来优化流程——该技术已经给到关键客户手中，并与芯片设计一起使用，近期声明使其可用于更广泛的客户群。Cadence表示机器学习workfllow可以从一个未经训练的模型开始，在50 – 200次的迭代中找到最优点；如果可以重用一个组织模型或遵循一些约束可以进一步减少优化时间。从理论上讲，一个组织可以建立一个预先训练过的模型库，使Cerebrus能够为任务尝试最好的模型，如果失败了将重新开始，但仍然会得到很好的结果。 关于这些新进展，一个关键问题是最终设计如何能够反馈给工程师，以帮助进行更高层次的设计——工具的ML部分在强化学习方面的工作非常好，但是有什么可以帮助工程师理解他们自己的架构实现吗？Cadence的Kam Kittrell解释说，Cadence工具的关键价值之一是具有回放功能——记录了每个迭代强化学习过程，允许工程师理解每个阶段工具为何决定这么做,为什么会得到这样的最终结果。目前笔者还没有听说其他EDA公司有这个功能。 Cadence Cerebrus案例研究 在这个声明中，Cadence的两位合作伙伴对这项技术的功效做出了贡献，但值得一看的是所提供的案例研究。 首先是5纳米手机CPU，这是Cadence与三星Foundry合作的一部分。据该信息显示，Cerebrus工具帮助一个工程师在10天内实现了3.5 GHz的手机CPU，同时还节省了泄漏功率、总功率，并提高了晶体管密度。与几个月来使用近12名工程师的预测时间线相比，据预测，Cerebrus实现频率增益为+420 MHz，节省了26mW的泄漏功率和62mw的总功率。 62mW总功率，对于一个2W芯片来说可节省3%。目前三星市场上还没有3.5GHz的5nm手机处理器，但这表明未来设计将比以前更加优化。 第二个案例研究同时涉及平面布局优化和实现优化。在这个例子中，Cadence表示客户想要一个2GHz、最低功耗和最小面积的12nm CPU核，而Cerebrus工具能够针对这个2GHz点进行优化，将线延迟时间减少83%，泄漏功率减少17%。 三星Foundry目前已经将Cerebrus作为其DTCO项目的一部分。 ML-enhanced EDA工具的未来 在某种程度上，将功能路线图作为公司的研究并允许ML工具跨工具链工作是很容易的。但是性能是一个大问题——开发对应的ML算法来更快找到最佳布局将是一个非常广阔的领域。Floorplan设计有数百万个自由度来进行优化，而人类参与的限制之一是在特定的设计路线上卡住;在这方面有许多需要探索，EDA公司还没有公布他们的计划，以确保ML辅助设计可以克服这些潜在的障碍。最有可能的情况是，随着这项技术得到更广泛的应用，它的发展如何与实际的研究和产品路线图结合起来，可能会成为某种更具体的路线图。 原文链接： https://www.anandtech.com/show/16836/cadence-cerebrus-to-enable-chip-design-with-ml-ppa-optimization-in-hours-not-months 高端微信群介绍 创业投资群 AI、IOT、芯片创始人、投资人、分析师、券商 闪存群 覆盖5000多位全球华人闪存、存储芯片精英 云计算群 全闪存、软件定义存储SDS、超融合等公有云和私有云讨论 AI芯片群 讨论AI芯片和GPU、FPGA、CPU异构计算 5G群 物联网、5G芯片讨论 第三代半导体群 氮化镓、碳化硅等化合物半导体讨论 存储芯片群 DRAM、NAND、3D XPoint等各类存储介质和主控讨论 汽车电子群 MCU、电源、传感器等汽车电子讨论 光电器件群 光通信、激光器、ToF、AR、VCSEL等光电器件讨论 渠道群 存储和芯片产品报价、行情、渠道、供应链 加入上述群聊 长按并关注 带你走进万物存储、万物智能、 万物互联信息革命新时代 微信号：SSDFans
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